前言

人工智能（AI）和機器學習的迅猛發展，使數據量和計算需求呈指數級增長，高性能計算應運而生。高性能計算需要高性能處理器支撐，因此高性能處理器的工作電流越來越大、翻轉速度越來越快。這就對電源的高頻響應提出了新要求。為了滿足新的電源需求，一方面要求VRM提高帶寬，以提供更好的動態響應，另一方面也需要更好的濾波電容，以提供更優的去耦性能。

電容作為最基本的電子元件之一，被廣泛應用于能量存儲、濾波、去耦等各類應用?，F年產能超萬億顆，其中約8000億顆為表貼MLCC。雖然傳統的多層陶瓷電容（MLCC）能滿足現在的大部分需求，但面對未來電壓降低、電流加大且瞬態加快的趨勢，卻略顯力不從心。因此，高效、高密度的電源解耦方案尤為重要。本文將研究典型高性能系統的解耦要求，并結合寄生電感（ESL）和電容密度等因素，闡明Empower Semiconductor公司的硅電容（E-CAP）如何有效應對挑戰，讓高性能處理器算的更快。

高性能應用面臨的電源問題

高性能計算芯片，如旗艦手機芯片或AI訓練芯片，需要集成更多晶體管，以滿足日益增長的算力需求。為了達成這一目標，廠家通常會使用更先進的工藝來生產這些芯片。目前市面上已經很多芯片是基于臺積電最新的3nm工藝生產了。

這些先進工藝的芯片在運行AI算法或機器學習和推理的神經網絡模型時，處理器的工作負荷在不斷變動，所需的電流也隨之不斷動態調整。在手機處理器上，電流可能在幾納秒內增大到三四十安的峰值；在AI訓練場景中，處理器的峰值電流能在數十納秒達到800 A至1000 A。這種超快的瞬態電流（di/dt）對供電方案形成了極大挑戰。這些高性能芯片因為使用了最先進的生產工藝，導致工作電壓也很低，且精度高達±1%，紋波低至10mV以下。

雖然傳統板載DCDC能為FPGA、GPU和NPU等芯片提供足夠功率，但因開關頻率較低，其帶寬（即響應超快電流瞬態的能力）與系統需求存在數量級的差距。此外，也因開關頻率不高，DCDC的體積通常較大，因此需放在離處理器較遠的位置，導致DCDC與負載間存在較大的傳輸阻抗，進一步削弱了響應快速瞬態的能力。

電源噪聲也是亟待解決的挑戰之一。負載瞬態、電源紋波及其他噪聲干擾疊加，形成電源噪聲。電源噪聲會顯著影響運算芯片和其他電路的性能。在任何復雜應用中，信號完整性與電源完整性緊密相關，所以噪聲也將導致信號質量下降。采用先進工藝（如5 nm）制造的數字芯片對電源噪聲都有嚴格的限值要求，以避免電壓過低觸發“brown-out”或過高而損壞芯片。

信號鏈上的模擬芯片也特別容易受電源傳輸網絡（PDN）噪聲的影響，所以電源噪聲抑制比對這類設計來說至關重要。所有模擬芯片的規格書都會強調，供電電壓的微小變化可能導致功能異常，例如，時鐘信號抖動或數據轉換精度降低。

電源去耦

如上節所述，支持超快負載變化的同時降低電源噪聲，對高頻、高性能應用而言至關重要，這就需要優化系統的PDN設計，使其在目標頻段內為芯片有效的去耦。降低噪聲要求電源網絡在目標頻段的輸出阻抗低于限值，因此工程師通常會就近在芯片的引腳旁放很多不同容量和尺寸的電容，以優化PDN阻抗。其中又以MLCC使用最多。

（圖1. PCB級PDN設計指標示例）

圖1是一款手機處理器對PCB端的PDN設計要求。對于電子工程師而言，需要保證在全頻率段內，設計阻抗都低于廠家的規格要求。而基于最新工藝的AI芯片需要遠比圖1更低的目標阻抗。而工程師要使用現有產品和技術，很難達成該目標。

寄生參數限制了MLCC的去耦性能

（圖2. MLCC的結構 – 電極越長，ESL越大）

電容有寄生參數，非理想器件。圖2為MLCC的構造。MLCC由多塊金屬電極板平行交叉放置，電極板間填充絕緣介質而形成。金屬電極連到兩側的金屬端子，形成元件的焊接引腳。由于感量正比于電荷傳輸的路徑長度，所以MLCC內長長的電極會形成較大的寄生電感（ESL）和寄生電阻（ESR）。MLCC的ESL通常在0.1nH-1nH。圖3是電容的簡單等效模型。

（圖3. 典型的電容等效電路）

除了寄生參數，還需特別注意電容量的變化。MLCC的容量通常隨著施加電壓的上升而下降，容值減小使阻抗增大。同時，溫度增加或者老化也會導致MLCC容量下降。

去耦電容的參數對電源的質量有很大影響。公式1是瞬態電流時刻，電壓跌落與電流和寄生參數的關系。可以看到，為了使芯片在瞬態時的電壓更穩定，電源環路的ESL、ESR都應該盡可能小，同時也應該增大去耦電容量，使ESL/Cd的比值越小越好。通過優化PDN，電源的噪聲會大幅降低。因此，在離負載最近的位置放上正確的去耦電容至關重要。

為規避MLCC的這些不足，設計師通常會放遠超理論數量的電容，使系統在任何工況下、整個生命周期內都能提供所需的濾波特性。但增加電容數量對PCB走線、系統的可靠性和成本都有影響。電容越多，離處理器就越遠， PCB的ESL因此增大，使系統的高頻響應變差，從而偏離設計預期。

Empower硅電容（E-CAP）的優勢

Empower的硅電容（E-CAP）是基于精密的光刻工藝，在硅片上挖槽而成的創新型產品。該工藝大大減小了電容器的基本單元尺寸，使內部極板長度呈數量級縮短， ESL也因此呈數量級的下降。將成百上千顆硅電容單元并聯，組成單顆大容量E-CAP，ESL還將進一步縮小。利用晶圓的標準金屬層，可將電極連接到電容晶粒的任意位置，形成引腳，以提供業界最易用、PCB 走線最短的互聯設計。同時，硅電容沒有電壓偏置、溫度或老化降額，與MLCC相比，電氣參數更加穩定，產品可靠性也大幅提升。

（圖4. 性能相當時，MLCC（左）與硅電容（右）的占板面積對比）

如圖4所示，在用硅電容替代同性能的MLCC濾波器時，面積從30mm²降至6mm²，降幅高達80%。Empower既提供200nF - 50uF的單顆硅電容，也有集成17顆、總容量4. 8uF的電容陣列。Empower還支持定制各類超薄、CSP封裝的電容，以滿足您的高性能計算需求。

（表1. E-CAP與MLCC的規格對比）

表1總結了傳統MLCC和硅電容（E-CAP）的參數差異。實際選型時，必須考慮到MLCC的電壓偏置、老化降額等因素。而E-CAP不受上述因素的影響。圖5對比了MLCC與E-CAP選型對比，結合以上因素，標稱54nF的E-CAP與標稱100nF的MLCC有效容值相同，且參數更穩定。

（圖5. E-CAP與MLCC的選型對比）

E-CAP的另一大優勢在于ESL極低，頻率阻抗特性更好。圖6是兼容0201封裝的E-CAP EC1001與多顆MLCC并聯的阻抗對比。普通的MLCC ESL約200 pH，而EC1001只有18 pH。在用兩顆EC1001替代4顆MLCC，使總面積減半后，10M-1G內的阻抗仍只有MLCC的一半不到，性能大幅提升。

去耦電容的放置

如圖6所示，理想情況下，E-CAP的高頻阻抗顯著優于MLCC。但E-CAP到真實的負載點仍有走線，這些走線也存在電感。電容離負載越遠，走線越長，ESL越大，導致高頻阻抗越大。所以E-CAP不能離負載太遠，否則濾波性能會大打折扣，甚至與MLCC相當。

（圖6. E-CAP與MLCC濾波器的阻抗特性對比）

高性能處理器的晶圓通常先安裝在硅基板上，再封裝。封裝是為了將多個晶圓，如處理器、存儲、通信芯片等，合為一顆芯片，并將晶圓的小間距（如150µm）引腳擴展為可貼于PCB的IO管腳間距（如500µm）。

（圖7. E-CAP安裝位置示意）

圖7展示了E-CAP的幾種安裝位置。不同位置處理器看到的阻抗差異較大。由于E-CAP的超薄特性，最薄可至50 µm，很適合一些尺寸或高度受限的場景，譬如貼在BGA球間，甚至嵌入封裝基板中，使PDN達到最佳性能。圖8展示了將硅電容背貼在手機處理器基板上的應用情況。

（圖8. 硅電容背貼在手機處理器基板上）

前面章節討論了硅電容對比MLCC的優勢。后面章節，我們將具體看看硅電容如何分別改善手機處理器、AI芯片的PDN阻抗及IVR的紋波的。

硅電容改善SOC PDN

圖9是HPC應用的典型PDN。在手機芯片設計時，通常會在SOC的基板上背貼一些高性能、低ESL的四端子MLCC，以更好濾波。

（圖9. PDN for HPC SOC）

為了進一步優化設計，將基板上的四端子MLCC替換成容值相同的硅電容。在保持其他參數不變的情況下，通過Simplis仿真對比兩種電容器下的PDN阻抗差異。

（圖10. 背貼MLCC和背貼硅電容的PDN仿真結果對比）

圖10是仿真結果對比。紅色是使用硅電容后系統的阻抗曲線，綠色是原四端子MLCC的阻抗曲線。明顯看到使用硅電容后，系統在100M附近的阻抗減小了一半左右，從220 mΩ大幅降低至105 mΩ。

（圖11. 瞬態仿真結果）

（藍色：背貼硅電容；綠色：背貼四端子MLCC）

得益于高頻阻抗的優化，在面對瞬態電流時，電源的跌落也將大幅減小。圖11是上述PDN在相同的瞬態電流時的仿真結果，電壓跌落從167mV下降至142mV，降幅為15%。

（圖12. 埋嵌E-CAP改善HPC PDN）

AI芯片的基板比手機芯片厚很多，因此將E-CAP背貼在BGA側會引入較大路徑ESL。為了更好的利用E-CAP的低ESL特性，可以如圖7所示，將硅電容埋嵌于基板之中。EC1005是專門適配這類應用的產品。如圖12所示，通過用埋嵌EC1005替代原有的背貼或標貼MLCC，可使系統在10M左右的阻抗從7mΩ降至3mΩ，不到原來的一半。

E-CAP在高頻集成穩壓器的應用

全集成穩壓器（Integrated Voltage Regulator, IVR）是近年來高性能計算行業的發展趨勢。IVR超高的開關頻率，將電源的帶寬成倍提高，以支持高性能計算的超快瞬態需求，同時降低電源毛刺。圖13是含輸出濾波元件寄生參數的降壓轉換器拓撲。當開關頻率較低時，輸出電容的ESR和ESL可忽略不計。但IVR將開關頻率提高到100MHz以上，故必須考慮ESR和ESL對輸出噪聲和紋波的影響。

（圖13. 含寄生參數的降壓轉換器拓撲）

IVR為處理器供電，輸出電壓范圍為0.4V-2.0V。處理器的工藝節點越先進，所需電壓越低，對電源噪聲和紋波的要求就嚴格。圖14對比了開關頻率為10MHz，輸出電容用MLCC和E-CAP時的紋波差異?？梢钥闯觯词笶-CAP的總容量（1.1uF）只有MLCC總容量（2.2uF）的一半，得益于E-CAP的ESL巨大優勢，使用E-CAP時輸出紋波只有7mV，與MLCC相比下降了42%。

（圖14. 開關頻率10MHz時MLCC和E-CAP的紋波對比）

另需指出，用E-CAP作IVR輸出電容時，紋波更加平滑，沒明顯毛刺。圖15是用E-CAP和MLCC的紋波頻譜對比，能明顯看出，使用E-CAP時高頻諧波大幅降低，非常有利于EMI設計。

（圖15. IVR 用E-CAP（左）與MLCC（右）的紋波譜對比）

總結

過去十年來，伴隨著云計算、機器學習、自動駕駛等行業的迅猛發展，處理器的性能也迎來了巨大飛躍。新一代處理器在計算更快的同時，工作負載的跳變也更加頻繁，因此對配套的供電系統提出了帶高更寬、響應更快的新要求。為滿足新需求，既需要提高DCDC工作頻率，也需要有更優的去耦方案。Empower的硅電容（E-CAP）是行業內容值密度最大、ESL最小的產品，借助于E-CAP，PDN的高頻性能大幅提升，將使您的芯片算的更快、更高效。